【導讀】建立時間是運放階躍響應進入和停留在最終值的特定誤差范圍內的所需時間。它在一些應用中十分重要，例如驅動AD轉換器，數字化的快速變化輸入。但我們先超越這個定義看一看，聚焦在建立波形的特性上。
建立時間是運放階躍響應進入和停留在最終值的特定誤差范圍內的所需時間。它在一些應用中十分重要，例如驅動AD轉換器，數字化的快速變化輸入。但我們先超越這個定義看一看，聚焦在建立波形的特性上。
之前關于壓擺率的博文中講到一個運放是如何從陡升斜坡到小信號穩(wěn)定波形上的轉變，如Figure1。隨著增益的上升，你可以看到靠近最終值的速度也變慢了。這是因為增益更高，閉環(huán)帶寬減小。
此例子的運放在增益為1的時候相位裕量約為90°。請注意即使是單位增益時也沒有過沖。它近乎完美的一階響應就像一個標準品，可以作為比較的基準，但你不太可能找到一個運放在增益為1的情況下擁有如此充足的相位裕量。
Figure 2中的響應更符合實際（也許有點悲觀）。這些波形來自同一個運放，這個運放在增益為1時的相位裕量約35°（理想運放的響應也列出以供對比）。G=1時它的小信號過沖約為32%，它的1V階躍響應顯得比較小，因為只有小信號部分的響應才會產生過沖。更大的輸入階躍信號會有相同的幅值的過沖，但看起來比例上比較小。這就是為什么你一直要用小階躍信號來檢查過沖和穩(wěn)定性。
圖 3 為G=1情況下的小信號階躍響應?？梢钥吹?，信號達到穩(wěn)態(tài)的過程需要兩個波動周期。波動還在繼續(xù)，但越來越小——直到超出圖片的分辨能力。因此，通常還需要一個或兩個的額外的周期來讓信號穩(wěn)定到高精度。
模擬系統到達穩(wěn)定的過程中，我們經常傾向于認為最后的過沖周期越來越小，好像振鈴的自身頻率在一個個波峰中越來越快。
真正穩(wěn)定到高精度，16-bit或更高所需的時間常常還包括其他因素。發(fā)燒友做的相位補償技術以及熱效應的影響都要考慮在內。ADC輸入端的開關信號帶來的影響也是放大器電路需要當心的問題。優(yōu)化所有的這些問題會是個棘手的事情。當然，仿真運放工作時，壓擺率在二階系統中的影響也很重要。
（來源：EDN電子技術設計）
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